V2P - CA15_CA7 （CoreTile Express A15_A7）は V2P-CA15_CA7 Test Chip（TC2）にリセットラインを直接制御する

SCC （System Configuration Controller）レジスタ を実装しています。

SCC "Reset control register"CFGREG6 内の以下ビットが、V2P-CA15_CA7プロセッサリセットラインへ対応します。

CPU	Bit
Cortex-A15_0	2
Cortex-A15_1	3
Cortex-A7_0	16
Cortex-A7_1	17
Cortex-A7_2	18

例)CFGREG6

　　 0x5FFFFFF3 ; Reset control - (CA7s running, CA15s reset)

SCC "Reset control register"CFGREG6 はmain power-on-resetの前、あるいはランタイムの間に設定されることがあり得ます。

Power-On Reset 時

main power-on-resetの前に、 V2P-CA15_CA7 DCC （Daughterboard Configuration Controller）はドーターボード設定を行ないます。 board.txt ファイルがこれらの設定を定義します。 V2P-CA15_CA7 board.txt ファイルは次のディレクトリにおいて Versatile Express上のMass Storage Device に保存されいる必要があります：

F:SITE1HBI0249A

SCC "Reset control register"CFGREG6 6 が、現在 SCCレジスタへエントリーされていなければ、以下の要領で追加してください。

a. SCCレジスタのエントリー数をインクリメントしてください：

　　　 TOTALSCCS ：

b. SCC "Reset control register"CFGREG6 のエントリーを追記しいてください：

例)
SCC: 0x018 0x1FFFFFFF ;Reset control (CA7s running, CA15s running) - uncomment this for normal operation ;SCC: 0x018 0x1FFFF000 ;Reset control - (CA7s running, CA15s reset) - uncomment this to hold A15 cluster in reset ;SCC: 0x018 0x00001FFF ;Reset control - (CA7s reset, CA15s running) - uncomment this to hold A7 cluster in reset

ブートするCPUあるいはクラスターは SCC "System information register" CFGREG48 によって変更することが可能です。

SCC: 0x700 0x00320003 ;CFGRW48 - [25:24] = Boot CPU, [28] = Boot Cluster

Boot CPU	Bit [28]	Bit [25,24]
Cortex-A15_0	0b1	0b00
Cortex-A15_1	0b1	0b01
Cortex-A7_0	0b0	0b00
Cortex-A7_1	0b0	0b01
Cortex-A7_2	0b0	0b10

例)
SCC: 0x700 0x00320003 ;CFGRW48 - Boot cluster and CPU (CA15[0]) - uncomment this to boot on A15 cluster ;SCC: 0x700 0x10320003 ;CFGRW48 - Boot cluster and CPU (CA7[0]) - uncomment this to boot on A7 cluster

ランタイム時

ランタイム中にソフトウェアが直接 SCC "System information register" CFGREG48 と SCC "Reset control register"CFGREG6 を 書き込むことが可能です。 メモリマップされたアドレス 0x7FFF_0700 と 0x7FFF_0018 へそれぞれ書き込みます。